Mga katangian ng produkto

Ang gastos ay isa sa mga pangunahing isyu na kinakaharap ng 3D packaged chips, at ang Foveros ang unang pagkakataon na ginawa ng Intel ang mga ito sa mataas na volume salamat sa nangungunang teknolohiya ng packaging nito.Gayunpaman, sinasabi ng Intel na ang mga chip na ginawa sa mga 3D Foveros na pakete ay lubhang mapagkumpitensya sa presyo sa mga karaniwang disenyo ng chip – at sa ilang mga kaso ay maaaring mas mura pa.

Idinisenyo ng Intel ang Foveros chip upang maging kasing mura hangga't maaari at nakakatugon pa rin sa mga nakasaad na layunin sa pagganap ng kumpanya – ito ang pinakamurang chip sa package ng Meteor Lake.Hindi pa ibinabahagi ng Intel ang bilis ng Foveros interconnect / base tile ngunit sinabi na ang mga bahagi ay maaaring tumakbo sa ilang GHz 'sa isang passive configuration (isang pahayag na nagpapahiwatig ng pagkakaroon ng isang aktibong bersyon ng intermediary layer na Intel ay umuunlad na ).Kaya, hindi hinihiling ng Foveros na ikompromiso ng taga-disenyo ang bandwidth o latency na mga hadlang.

Inaasahan din ng Intel na magiging maayos ang disenyo sa mga tuntunin ng parehong pagganap at gastos, ibig sabihin maaari itong mag-alok ng mga espesyal na disenyo para sa iba pang mga segment ng merkado, o mga variant ng bersyon na may mataas na pagganap.

Ang halaga ng mga advanced na node sa bawat transistor ay lumalaki nang husto habang ang mga proseso ng silicon chip ay lumalapit sa kanilang mga limitasyon.At ang pagdidisenyo ng mga bagong IP module (tulad ng mga interface ng I/O) para sa mas maliliit na node ay hindi nagbibigay ng malaking return on investment.Samakatuwid, ang muling paggamit ng mga di-kritikal na tile/chiplets sa 'sapat na mabuti' na mga umiiral na node ay makakatipid sa oras, gastos, at mga mapagkukunan ng pag-unlad, bukod pa sa pagpapasimple sa proseso ng pagsubok.

Para sa mga solong chip, dapat na subukan ng Intel ang iba't ibang elemento ng chip, tulad ng memorya o mga interface ng PCIe, nang sunud-sunod, na maaaring maging isang prosesong matagal.Sa kabaligtaran, ang mga tagagawa ng chip ay maaari ding subukan ang maliliit na chips nang sabay-sabay upang makatipid ng oras.may kalamangan din ang mga cover sa pagdidisenyo ng mga chip para sa mga partikular na hanay ng TDP, dahil maaaring i-customize ng mga designer ang iba't ibang maliliit na chip upang umangkop sa kanilang mga pangangailangan sa disenyo.

Karamihan sa mga puntong ito ay pamilyar, at pareho silang mga salik na humantong sa AMD sa landas ng chipset noong 2017. Hindi ang AMD ang unang gumamit ng mga disenyong nakabatay sa chipset, ngunit ito ang unang pangunahing tagagawa na gumamit ng pilosopiyang ito ng disenyo upang mass-produce ng modernong chips, isang bagay na tila medyo huli na ang Intel.Gayunpaman, ang iminungkahing 3D packaging technology ng Intel ay mas kumplikado kaysa sa organic na intermediary layer-based na disenyo ng AMD, na may parehong mga pakinabang at disadvantages.

Ang pagkakaiba ay makikita sa kalaunan sa mga natapos na chip, na sinasabi ng Intel na ang bagong 3D stacked chip na Meteor Lake ay inaasahang magiging available sa 2023, kasama ang Arrow Lake at Lunar Lake na darating sa 2024.

Sinabi rin ng Intel na ang Ponte Vecchio supercomputer chip, na magkakaroon ng higit sa 100 bilyong transistor, ay inaasahang nasa gitna ng Aurora, ang pinakamabilis na supercomputer sa mundo.