Bagong Orihinal na XC18V04VQG44C Spot Stock FPGA Field Programmable Gate Array Logic IC Chip Integrated Circuits
Mga katangian ng produkto
URI | PAGLALARAWAN |
Kategorya | Integrated Circuits (ICs) |
Mfr | AMD Xilinx |
Serye | - |
Package | Tray |
Katayuan ng Produkto | Hindi na ginagamit |
Uri ng Programmable | Sa System Programmable |
Laki ng memorya | 4Mb |
Boltahe – Supply | 3V ~ 3.6V |
Operating Temperatura | 0°C ~ 70°C |
Uri ng Pag-mount | Ibabaw na Mount |
Package / Case | 44-TQFP |
Package ng Supplier ng Device | 44-VQFP (10×10) |
Batayang Numero ng Produkto | XC18V04 |
Mga Dokumento at Media
URI NG RESOURCE | LINK |
Mga Datasheet | XC18V00 Serye |
Impormasyong Pangkapaligiran | Xiliinx RoHS Cert |
PCN Obsolescence/ EOL | Maramihang Mga Device 01/Hun/2015 |
Pagbabago ng Katayuan ng Bahagi ng PCN | Na-activate muli ang mga bahagi noong 25/Abr/2016 |
HTML Datasheet | XC18V00 Serye |
Environmental at Export Classifications
KATANGIAN | PAGLALARAWAN |
Katayuan ng RoHS | Sumusunod sa ROHS3 |
Moisture Sensitivity Level (MSL) | 3 (168 Oras) |
Katayuan ng REACH | REACH Hindi naaapektuhan |
ECCN | 3A991B1B1 |
HTSUS | 8542.32.0071 |
Karagdagang Mga Mapagkukunan
KATANGIAN | PAGLALARAWAN |
Karaniwang Package | 160 |
Xilinx Memory – Configuration Proms para sa mga FPGA
Ipinakilala ng Xilinx ang serye ng XC18V00 ng mga in-system na programmable na configuration PROM (Larawan 1).Kasama sa mga device sa 3.3V family na ito ang 4-megabit, 2-megabit, 1-megabit, at 512-kilobit PROM na nagbibigay ng madaling gamitin, cost-effective na paraan para sa reprogramming at pag-iimbak ng Xilinx FPGA configuration bitstreams.
Kapag ang FPGA ay nasa Master Serial mode, bumubuo ito ng configuration clock na nagtutulak sa PROM.Isang maikling oras ng pag-access pagkatapos ma-enable ang CE at OE, available ang data sa PROM DATA (D0) pin na nakakonekta sa FPGA DIN pin.Available ang bagong data sa maikling oras ng pag-access pagkatapos ng bawat tumataas na gilid ng orasan.Ang FPGA ay bumubuo ng naaangkop na bilang ng mga pulso ng orasan upang makumpleto ang pagsasaayos.Kapag ang FPGA ay nasa Slave Serial mode, ang PROM at ang FPGA ay inorasan ng panlabas na orasan.
Kapag ang FPGA ay nasa Master Select MAP mode, ang FPGA ay bubuo ng configuration clock na nagtutulak sa PROM.Kapag ang FPGA ay nasa Slave Parallel o Slave Select MAP mode, isang panlabas na oscillator ang bubuo ng configuration clock na nagtutulak sa PROM at sa FPGA.Pagkatapos paganahin ang CE at OE, available ang data sa DATA (D0-D7) pin ng PROM.Available ang bagong data sa maikling oras ng pag-access pagkatapos ng bawat tumataas na gilid ng orasan.Ang data ay naka-clock sa FPGA sa sumusunod na tumataas na gilid ng CCLK.Maaaring gumamit ng free-running oscillator sa Slave Parallel o Slave Select MAP mode.
Maaaring i-cascade ang maraming device sa pamamagitan ng paggamit ng CEO output para himukin ang CE input ng sumusunod na device.Ang mga input ng orasan at ang mga output ng DATA ng lahat ng PROM sa chain na ito ay magkakaugnay.Ang lahat ng mga device ay tugma at maaaring i-cascade sa iba pang miyembro ng pamilya o sa XC17V00 na isang beses na programmable serial PROM family.